（Buffer），基本功能可以分为时钟信号复制，时钟信号格式转换，时钟信号电平转换。下面我们针对这些功能介绍几种典型的应用场景。
图1，INS6104A功能框图，从图中能够正常的看到1路时钟信号输入被分出4路相同的时钟信号输出，并能通过OE管脚控制信号输出与否。
例如：在某一款PC控制主板上有CPU、CPLD、网络处理ASIC、时钟发生器等多颗芯片，都需要25MHz的参考时钟信号，可以选择的方案有：
方案1：选择一个晶振同时为几个芯片提供参考，这种方案很大的弊端是时钟信号完整性问题。这种点到多点的连接无法做到阻抗匹配，信号反射会很严重，导致时钟信号沿的单调性、过冲振铃等问题，进而可能导致误触发，造成系统失步，因此多数应用都需要点对点的拓扑。
方案2：选择4个晶振分别给4个芯片提供参考，这个方案的优势就是PCB布局走线更灵活方便，可以保证时钟信号的完整性。当然明显的劣势就是成本高，特别是对于参考频率指标要求高的场景，高性能的晶振本身成本就高，往往功耗也比较高，电源部分的处理会进一步增加方案成本。另外布局灵活的同时，也会占用更大的PCB板空间。
方案3：一个晶振加上一个时钟缓冲器（Buffer）芯片，这也是最常用的方案。通过Buffer的频率复制功能，可以做到点到点的拓扑结构，很好的解决信号完整性问题，做到最佳性价比。
除了时钟信号复制外，还有很多时钟Buffer同时具有时钟信号的格式转换功能，就是将一种格式的输入时钟信号转换成另外一种格式的输出。
下图是两款具有这种功能的Buffer功能框图，输入可以选择3路中的任意一路，其中输入口0和1支持的信号格式可以是LVPECL、LVDS、HCSL、SSTL、LVCMOS、LVTTL中的任意一种，而OSC输入口则支持无源晶体输入。INS6110可以将任意一种类型的输入时钟信号转换为10路LVCMOS单端输出时钟信号，而INS6310则可以输出2 个Bank共计10路差分时钟和1路LVCMOS单端时钟。差分输出时钟类型能够最终靠OTYPEA【1:0】及OTYPB【1:0】分别单独配置，选择LVPECL、LVDS、HCSL或高阻状态。
在数据中心、服务器、网络监控设备等应用中，很多芯片之间都通过PCIe接口通信，比如CPU、 PCIe交换芯片、PCIe扩展卡、Wifi 控制器、GE口等，都是通过PCIe口来传输高速数据，系统中需要多个HCSL格式的100M的参考时钟，而市场上没有直接出HCSL信号的晶振，这时可以用100M LVDS或LVPECL输出的晶振，通过Buffer转换为100M HCSL时钟信号格式来满足应用。
在图5、图6中，大家可能已经注意到了它们都有VDD，VDDOA，VDDOB等多种电源，这里的VDD是核心电压，也是输入时钟信号的电压，而VDDOX则是输出信号电压，VDDOX电压可以不同于VDD，比如VDD是3.3V，而VDD可以再一次进行选择3.3V、2.5V、1.8V等多种电压输出，这就是时钟Buffer的第三种典型应用，即时钟信号的电平转换。在已有频率源和实际芯片要求的参考频率电平不一样时，能够最终靠时钟Buffer来实现时钟信号的电平转换。
以上几个案例能够正常的看到：时钟缓冲器（Buffer）与晶体或晶振是密不可分的。单独的时钟Buffer本身无法产生频率源，它可以将晶体或晶振产生的时钟信号进行复制、格式转换及电平转换。在需要这些功能的应用场景，选择正真适合的时钟Buffer可以极大的优化系统时钟方案和性价比。
大普通信在时频领域深耕近20年，专注于高稳时钟的研发，目前产品有Timing Server、Clock Module、OCXO、TCXO、SPXO、Crystal等系列，符合国际时钟等级标准GR-1244-Core 1~4级，性能指标处于行业领先水平。
因为对时钟信号有深刻的理解，大普在Buffer设计上有先天优势，可以将时钟源和Buffer特性完美匹配，输出超低抖动的时钟信号。大普已推出多款单端和差分输出Buffer，目前还有更多的芯片在研发的路上，即将面市，多系列的高稳时钟和Buffer产品，及其它时钟芯片，可以为客户提供“一站式”的、最优匹配的解决方案。
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